40nm以及以下工艺出现的MOSCAP latch-up触发机制及防护

wyliuse · 发表于 2014-12-21 10:25:22

楼主是用charge pump升压？有没有负压出现？
design rule的意思是moscap与内部电路用p+隔离，主要防止电容位移电流抬升psub电位引起latchup。

icfbicfb · 发表于 2014-12-22 14:12:40

感觉怎么像 dcap filler 周围引起的问题，

dcap filler不就是普通的moscap么，有的有feedback 保护的，有的就是gate直连到gnd或pwr上的，

其他阵列是eco cap/filler吧，

能问下哪家的库么， fab是t还是s ，

icfbicfb · 发表于 2014-12-22 14:14:06

如果是dcap filler，本身就是stdcell，怎么能控制和其他stdcell区域有很大的距离呢，
基本就是在一起的啊

dinggo · 发表于 2014-12-23 20:28:54

如果size小，5um是没得问题的，大了，从来不敢低于30um

dinggo · 发表于 2014-12-25 16:08:00

哦，发错了。这个我猜测，位移电流来至于NMOS电容的衬底由导带进入平带时被驱离nmos沟道区域的空穴，空穴的流动造成局部衬底被抬高，nmos的psub/nsource正偏，接下来就都晓得了。其实还有nwell的位移电流，但是从楼主的描述和design rule来看，这个并不是主要因素，所以就不用多做分析了。

上海大学 · 发表于 2015-1-16 12:29:20

很不错的topic

zxn1234 · 发表于 2015-1-16 20:13:51

学习学习

sunnyliu · 发表于 2018-8-29 14:43:04

19楼正解

[原创] 40nm以及以下工艺出现的MOSCAP latch-up触发机制及防护

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