给OpenMIPS一点小建议

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如果想要有人使用，现在的Openmips急需完善的是总线部分，加入Wishbone或AMBA不错，这样很多开源IP核可以挂上

leishangwen

这个也在考虑，准备着手，让OpenMIPS更加使用，考虑添加wishbone总线，移植ucosii，在DE2上可以下载

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回复 2# leishangwen


   加油，遇到困难可以互相讨论下，我也写过CPU、搭过SoC和移植ucos-ii，不过现在比较忙而且CPU还有点小Bug，所以一直没有发出来

zz0522

请问代码是何种版权.
作者写代码的目的,是学习研究的工具,还是希望在工业界推广.
另外在开源工具中对 verilog 支持较好, 而对 vhdl 支持较少.
开源工具中目前无法实现 verilog 和 vhdl 的混合编译.
(iverilog ,verilator 都仅支持 verilog).
Opencores 上的 IP 多为 verilog. 如果 OpenMIPS 使用 verilog 的
话, 只要加上 Wishbone 接口即可直接 在 Orpsoc 中替换掉 Openrisc 而
拥有一个完整的 Soc 框架.而 VHDL 则比较难融入 Opencores 的环境.
闲聊...

leishangwen

openmips计划是LGPL授权，主要目的是学习研究，所以对性能方面目前考虑的不多，如果要下载到fpga芯片上运行，那么可以使用对应厂商的开发环境，比如quartusii，一般是支持混合编译的，再有一点，学校学的一般是vhdl

504472832

回复 5# leishangwen


      不过4#说的对，最好还是用verilog写比较好，一般来说除了一些欧洲的还在用VHDL外，基本上不管大小公司都采用verilog的，而且system verilog做验证的话肯定是和verilog的兼容性更好的。虽然语言是次要的，但是工具的支持很重要，

leishangwen

这个可以考虑，我会在不久列一个roadmap

zz0522

如果作者愿意将其作为一个开源项目, 并且版权和 OR1200 相同的话, 我可以贡献一些力量.
但是我用 verilog.

我还是乐见有个以中文为工作语言的开源 CPU 项目.
虽然代码是无国界的, 但是程序员是有母语的.

也许作者该在 google code , github 之类的网站上选块地, 择日开张.

leishangwen

回复 8# zz0522
openmips就是一个与openrisc同样的开源项目，您说的贡献具体指的是什么？

zz0522

回复 9# leishangwen
我对 IC 的前端和后端都有一些经验. 我可以帮忙找出性能的瓶颈, 及优化流水线的安排等.

如 or1200_genpc.v 中
   assign icpu_adr_o = !no_more_dslot & !except_start & !spr_pc_we
               & (icpu_rty_i | genpc_refetch) ?
               icpu_adr_i : {pc[31:2], 1'b0, ex_branch_taken|spr_pc_we};

  icpu_adr_o 是用 icpu_rty_i 做出来的. 也就是说 从 rty 从 cache 出来后必须在
一个时钟内到达 cpu 再折回到 cache 模块的 adr. 信号在一个时钟内跑个往返, 这
不是流水线的作法, 链太长, 速度上不去.

我认为造成这个组合逻辑 loop back 的原因应该是 or1200 作者试图在此处作出 wishbone
时序, 可是 wishbone 时序和 CPU 想要的流水线的形式并不兼容.
如 wishbone 的突发形式为 (大写为命令,小写为对应的ack,需用等宽字体对齐来看对应关系)
AABCDEF
abcdef
而让 CPU 舒服的形式应为
ABCDEF
abcdef

LSU 模块中存在同样的 loop back.

我还在思考这问题背后的原因.

我个人更倾向将 or1200 打造的更精致, 快速.

闲聊...