Formality中rtl与dc后网表对比通不过

qing_icefire · 发表于 2013-8-12 22:32:37

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我在FM中分别读入rtl代码和DC后的网表进行对比，出来以下提示信息：
Status: Verifying...
Compare point encode_reg_20_ failed (is not equivalent)
Compare point encode_reg_14_ failed (is not equivalent)
Compare point encode_reg_9_ failed (is not equivalent)
Compare point encode_reg_19_ failed (is not equivalent)
Compare point encode_reg_18_ failed (is not equivalent)
Compare point encode_reg_16_ failed (is not equivalent)
...
*******************Verification Results*****************
Verification FAILED
...
这些报错是设计的问题吗？是代码的问题还是综合脚本的问题？我该如何检查和改正我的设计？

xxtop · 发表于 2013-8-13 10:16:01

这个问题你解决了吗？我也有同样的问题

zhqhzj · 发表于 2013-8-27 14:11:59

同问，dc综合后，将原来rtl文件中常数的端口，remove掉了，导致fm在rtl和gate netlist比的时候，unmatch，照道理dc在综合的时候，应该将这些信息记录在svf文件中，fm读入后就该明白这些优化的，结果读入了svf之后，也没用，正在找这个问题的答案，希望有同学能支持下。。。。。

qing_icefire · 发表于 2013-8-27 22:41:15

回复 3# zhqhzj

你好，之前碰到的问题找到解决方法了，在FM脚本中需要添上“set_constant ”语句(具体用法可以man一下)，注意rtl代码和dc出来的网表都需要指定该常数。如果DC给综合没了看看可不可以在综合时设置dont_touch

0216liqian · 发表于 2013-8-29 13:12:56

想要验证success，先保证match阶段没有unmatch点。尽量使用svf文件和脚本。
svf文件中的内容其实可以根据综合报告用guide命令写出来的，如果做FPGA的验证没有自动生成svf文件的话，建议自己根据综合报告来写一个。这样对match和验证都有好处。

lilyzhong · 发表于 2013-9-5 10:23:05

回复 4# qing_icefire

你好如果读入了svf不是可以把识别被优化的常数么
网表中指定常数，怎么指定
我也出了这样的错，但是我的寄存器貌似也不是常数寄存器
我脚本中没有设set_constant

[求助] Formality中rtl与dc后网表对比通不过

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