区别systemverilog和verilog的区别

DZ小亮 · 发表于 2013-7-22 09:54:00

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如果在面试中被问到：systemverilog相对于verilog，有什么特点？应该怎么回答。

zxpfrz@qq.com · 发表于 2013-7-22 17:56:56

SV:面向对象，有类的概念，可以继承；
可以把接口模块化，使用的时候可以例化；
verilog能做的事，SV都能做！

dongdongic · 发表于 2013-7-23 12:39:57

有点业余了~

zw84611 · 发表于 2013-9-14 16:14:38

狭义上讲，v是sv的子集，sv对验证增强很多。
广义上讲，按照新的IEEE标准，sv就是新一代的v, v就是sv。

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