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楼主: 菜鸟ASIC

[求助] DC综合问题

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 楼主| 发表于 2013-7-12 20:27:45 | 显示全部楼层
回复 10# orlye


    呵呵,不是什么研究项目,就是我的毕设一部分电路。我用PT分析了时序,并没有hold违例,可能是时钟端口太多了,太复杂了。DC约束不好,导致波形变形了。
发表于 2013-7-19 15:07:41 | 显示全部楼层
不知道图中的LS模块是什么功能?
 楼主| 发表于 2013-7-20 07:52:10 | 显示全部楼层
回复 12# 教父


    大侠好,这有更简单的结构图,同样实现上述功能。请指点:
描点的DCO2.png
它是一个数控振荡器,FREG[32:0]是数据控制位,它决定输出时钟clk1,clk2的频率大小。已经通过前仿真,说明功能是正确的。FROOUT0~FROOUT31是32个恒等相位差的时钟信号,频率都为100M,由于是32个时钟,所以FROOUT0~FROOUT31的相位差为10ns/32=312.5ps;32个时钟通过一个32选一MUX选择器,和2选1的选择器翻转后面的D触发器,也就是结构图中最右边的二分频。整个模块的输入端口是FROOUT0~FROOUT31,FREG[22:0];输出端口就只有clk1,clk2。像这种输出clk1,clk2又反馈回来触发中间的触发器,并且所有的MUX输出都是选择一路时钟信号的电路,该怎么去约束它呢?
发表于 2013-7-21 19:09:59 | 显示全部楼层
如果你想综合成D触发器,但是DC却综合成JK触发器,建议那个DFF用门级电路去写,然后设成dontouch。你的触发器的时钟端来自MUX可能这样的设计不好,DC不容易按照你的意愿做出电路。当然我不懂数控振荡器是什么结构的。
 楼主| 发表于 2013-7-22 08:34:51 | 显示全部楼层
回复 14# liyanyu_1987


    哦哦。多谢指点。
发表于 2013-7-22 09:54:51 | 显示全部楼层
如果全都是2选1的时钟, 约束可以用set_case_analysis来约束, 但是楼主的输入是32相时钟, 用多比特控制字选择一项出来,有点麻烦。不知道可不可以可以尝试下把多比特控制字为一位都用set_case_analysis 来设置。没有这样做过, 所以也不知道结果。
发表于 2013-12-8 17:41:54 | 显示全部楼层
你这个数字的太复杂, 估计DC没那么智能,约束不好就乱了, 建议就是MUX , 计速器, register 都用Gate 门来搭吧。
发表于 2013-12-9 20:06:14 | 显示全部楼层
不知道楼主弄出来没,我刚开始学后端软件,我只是有个想法,不知道能不能实现:既然net i之前的输入时钟都是被选择的对象,那么他们就相当于signal来对待,当最后一个触发器需要用net i的输出来触发,就在net i之前加一个buffer,buffer之前的net定义为signal,之后定义为clock source,不知道这样可行不?!
发表于 2014-9-21 15:16:37 | 显示全部楼层
看下赚点钱
发表于 2015-7-7 11:09:24 | 显示全部楼层
回复 19# ycd2008


    有谁知道负载根据什么设置吗?
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