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查看: 5231|回复: 5

[讨论] scan pattern仿真波形与ate基台测试波形不一致

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发表于 2013-7-8 23:52:23 | 显示全部楼层 |阅读模式

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最近一个项目的DFT生成的stuck at pattern的时序仿真(带sdf的时序仿真)ok!但是在实际芯片测试时测试出芯片上有pattern仿真出问题?通过对比tester抓出的输出端口波形与仿真生成的vcd波形对比,确实发现tester与vcd不一致,请问有哪些原因会造成这种测试不通过。如何去定位芯片测试时出现的这种错误。注:现在使用的是tetramax工具生成的pattern,不知道是否有diagnose工具可以去debug?
与大家一起讨论!
 楼主| 发表于 2013-7-10 23:03:58 | 显示全部楼层
求救啊!求救!
发表于 2020-8-21 14:27:16 | 显示全部楼层
请问最后怎么解决的?
发表于 2020-8-27 11:53:02 | 显示全部楼层


balance0 发表于 2020-8-21 14:27
请问最后怎么解决的?


可以用tmax 去做diagnosis!得到可能出错的cell!
发表于 2020-8-28 09:17:37 | 显示全部楼层


柠檬加丙 发表于 2020-8-27 11:53
可以用tmax 去做diagnosis!得到可能出错的cell!


能具体点吗?dft新手
发表于 2023-11-16 14:46:35 | 显示全部楼层
请问这个问题有大佬有思路吗?求助
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