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楼主: danerliu

[求助] 请教xilinx DDR3 MIG系统时钟和参考时钟问题

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发表于 2015-1-4 09:59:03 | 显示全部楼层
回复 8# ldong2012


   问题解决没,我也遇到类似问题,一直不知道该如何解决?
发表于 2015-9-24 16:51:54 | 显示全部楼层
多看使用手册
发表于 2016-6-21 16:08:14 | 显示全部楼层
回复 2# zyzfgpzgh


   您好,请教一下,
您说的三个时钟是那三个呀?以及他们的频率该怎么看呀??

您的意思是在 mig_7series_v3_0_infrastructure这个文件里面把3个时钟拉到顶层,然后在顶层例化新的MMCM来提供时钟驱动么?
发表于 2018-9-27 16:09:08 | 显示全部楼层
今天刚好遇到这个问题,查了各种资料,最终编译通过了。根据ISE的字面意思提示,就是BUF不能进行串联。在我们设计时,DCM输出的时钟会自动接到全局buf,就把这个信号称为clk_o吧,而在infrastructure这个代码下,clk_o又会接到另一个IN_BUF,这样就造成了buf串联,所以报错。
解决办法:在infrastructure这个工程下,将IN_BUF注释掉,直接将CLK_O绕过IN_BUF即可。
发表于 2018-12-19 14:23:50 | 显示全部楼层
学习中。。。。
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