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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › ESD/EOS和latchup(芯片级) › ESD/EOS讨论区 › 该结构是否会引起Latch-up？
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楼主: limenglm

[求助] 该结构是否会引起Latch-up？

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chudong
发表于 2013-8-21 11:54:36 | 显示全部楼层
个人认为应该不会产生Latch_up,我总觉得,发生Latch-up的结构必然需要外界触发条件会触发内部电路的正反馈机制,并保持,看楼主的电路结构,并未发现有正反馈机制,只是在Vpad>Vdd的时候会有漏电的情况发生,应该不属于Latch-up
同时,Layout中的距离应该也比较大,Wafer上寄生的PNP的beta比较小,呵呵
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xuriver2012
发表于 2013-9-22 16:23:03 | 显示全部楼层
常用电路的guardring都是这么画的，没有问题。
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semico_ljj
发表于 2013-11-10 21:38:09 | 显示全部楼层
nicer
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gnoc
发表于 2014-3-10 12:11:52 | 显示全部楼层
mark一下~
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mikeppq
发表于 2014-4-24 09:43:26 | 显示全部楼层
有环有距离，放心好了
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农民赵
发表于 2023-7-22 17:03:39 | 显示全部楼层


729050850 发表于 2013-5-28 18:56
ESD管钳位最高到VDD+0.7,  Psub它再高也不可能高于VDD    pnpn中的第四个n指的是nmos的源极 而不是N Guard  ...


PNPN是根据具体的版图具体的分析吧，在这个里面相当于楼主插入了一个NWELL破坏了可能发生LU的PNPN结构，把最后一个N换成了NWELL。
但我觉得和内部电路还是有可能发生LU的，NWELL隔离不是衬底的隔离。第一个PNP的电流还是会从下面过去的。
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zygcd
发表于 2023-11-12 18:09:57 | 显示全部楼层
不会，ir不够
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Lolia1217
发表于 2023-11-14 11:15:23 | 显示全部楼层
PNP得导通导致sub得漏电这个问题怎么解决呢？
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