Verilog HDl中使用case中嵌套case

fishinger1999 · 发表于 2013-5-22 18:04:28

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

诸位，我使用了一个状态机， case (curr_state)
   S_Idle0 : begin

                     ……
                     end
   S_Idle1 : begin
                     ……
                     end

   S_S0 : begin
                     case ({A,B})
                     9'b1_11000000:begin
                              ……
                              end
                     9'b0_11000000:begin
                              ……
                              end

前仿真时功能正确，可是在DC综合后进行后仿真时功能不正确，请问case里面嵌套case行吗？它会给综合带来什么影响？？
请各位不吝赐教！！！

fishinger1999 · 发表于 2013-5-22 21:17:08

求教求教！！！！

caicaixuehua · 发表于 2013-5-23 15:47:18

我只知道可以这样用

never1978 · 发表于 2013-5-23 16:17:17

你看看是不是敏感表信号不全，一般来说只有这种情况导致仿真综合不一致。

junxliu · 发表于 2013-5-23 16:29:13

这样写应该没有问题。检查其他方面的问题吧

moshushi_xiang · 发表于 2013-5-23 16:42:20

试试4楼说的，把敏感列表换成“*”。

qiudanyi1 · 发表于 2013-5-23 17:10:44

你看看你有没有写defult啊？

2ki · 发表于 2013-6-5 19:11:38

这样用肯定是可以的，应该是其他地方的问题

zhouning523 · 发表于 2013-6-5 20:19:07

学习一下

huangxjmail · 发表于 2015-3-27 11:13:03

时序好不好呢

[原创] Verilog HDl中使用case中嵌套case

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /3