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楼主: flyingsheep

[求助] DC和PT中的时序约束是同一个吗?

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发表于 2013-3-25 19:55:33 | 显示全部楼层
回复 9# flyingsheep

DC之后的PT没意义,你没任何时钟树的信息,hold完全不能用
发表于 2013-3-26 09:59:12 | 显示全部楼层
本帖最后由 snq31418 于 2013-3-26 10:00 编辑

回复 4# flyingsheep


    1. Design Compiler和PrimeTime是两个工具,它们是不能相互替代。
    2. compile命令仅存在DC中,PT中没有。report_timing在DC和PT中都有,该命令在两种工具中实现的功能是一样的。
    3. 你看到的应该是用于综合的脚本。DC根据设计者定义好的时序约束,用compile命令启动优化功能,最后DC将RTL转变为符合设计者要求的门电路。
    4. 在compile后面,继续使用report_timing就是要检查DC转变得到的电路是否满足时序要求。
    5. PT没有转换电路形式的功能,它只能根据设计者定义好的时序约束分析已经存在的门电路,检测是否满足设计者的要求。DC转换电路形式的时候,也是以是否满足设计者要求来进行判定,但是DC时序分的析的功能不如PT,所以需要另外使用PT进行时序分析。


时序是芯片设计最重要的一个因素,如果时序无法满足,即使面积、功耗等其他因素满足,电路也无法运行。设计也是失败的。
发表于 2014-9-14 22:40:56 | 显示全部楼层
挺好的,学习者
发表于 2014-11-28 16:18:03 | 显示全部楼层
收获颇丰
发表于 2015-11-29 15:20:26 | 显示全部楼层
回复 6# xcykii

请问DC过程中设定时序约束时,主要设置哪些参数?
发表于 2017-7-28 08:36:53 | 显示全部楼层
。。。
发表于 2018-7-4 13:53:03 | 显示全部楼层
thanks
发表于 2018-7-4 14:35:36 | 显示全部楼层
DC综合后,先做一版STA,当然此时使用的网表是DC的,没有真是的布局布线信息,都是一些计算模型,可以叫PRE-STA,我们的项目是在pre-sta阶段,只要没有setup violation就行,因为还没有布局布线,hold修好了意义也不大。
pre-sta的同是会做一下rtl-pre的形式验证(formality),看综合后的网表和rtl在功能上是否一致。
之后就到了pnr,布局布线。
从pnr处拿到def和网表后,从def提取寄生参数,再做STA,我们把这个叫做POST-STA,这个阶段是不允许有setup和hold violation的。
在post-sta阶段,如果有一些violation,会做几次ECO,和pnr迭代,最终使得在不同的corner下没有setup 和hold的Violation。与此同时应该做一下形式验证,保证pnr前后网表在功能上一致。
之后就将POST-STA生成的sdf文件和pnr给的网表一起交给后仿了。

还是有一个问题,为什么在整个过程中都不关注DRC的违反呢,还是仅仅是我们公司的项目不关注这个。一般对于DRC的违反只是在综合过程中会fix,但是即使有修不掉的后期也不再管了,这是为什么呢,求论坛中的前辈解答一下
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