基于FPGA高精度TDC设计

coyoo · 发表于 2014-7-28 09:26:59

回复 40# xiaomai515

当然锁存的时候还是需要根据延时线中的某些延时单元的状态产生锁存使能信号，这样就可以保证安全了。

xiaomai515 · 发表于 2014-7-30 09:51:33

回复 41# coyoo

能说的具体一点吗，如何控制亚稳态，实现正确锁存！

coyoo · 发表于 2014-7-30 09:53:46

回复 42# xiaomai515

一两句话也说不清楚，你可以翻看我的有关TDC的博客

zxcvz · 发表于 2014-7-30 10:08:54

楼主做出来了？

coyoo · 发表于 2014-7-30 12:28:24

回复 44# zxcvz

没错，且已得到应用！
我想国内也有很多实验室都做出来了！

soctest2010 · 发表于 2014-8-29 18:48:38

如何采用ASIC实现精度10ps以内？

coyoo · 发表于 2014-9-1 09:25:07

如何采用ASIC实现精度10ps以内？
soctest2010 发表于 2014-8-29 18:48

登录/注册后可看大图

国外有现成的TDC芯片啊！你是想自己做ASIC?

alpha1982 · 发表于 2015-8-27 09:47:36

非常不错啊

neutral · 发表于 2015-9-12 16:54:44

回复 42# xiaomai515

亚稳态不会影响定时精度，但是要防止亚稳态传播。防止亚稳态传播简单的办法是把采样进位链的寄存器多打几个节拍再编码，使MTBF达到你的要求即可

chunlei9924 · 发表于 2015-10-18 09:34:04

楼主把设计思想能共享一下吗？

[解决] 基于FPGA高精度TDC设计