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查看: 5383|回复: 13

[求助] ASIC bottom-up综合问题

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发表于 2013-2-4 14:08:49 | 显示全部楼层 |阅读模式

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# d is top_design
read_ddc ./${DDC_PATH}/a.ddc

read_ddc ./${DDC_PATH}/b.ddc

read_ddc ./${DDC_PATH}/c.ddc


define_design_lib default -path ./analyzed

analyze -f sverilog -vcs "-sv -f ./script/d.f"

elaborate ${TOP_DESIGN}

#省略其他部分
set_dont_touch a*
set_dont_touch b*
set_dont_touch c*
#省略其他部分
compile -map_effort medium
#省略其他部分


我这样做总是有问题,欢迎各位大牛指导下。
问题是对应c端口时钟找不到,原因我不清楚,排查了很久。。
sub-modules a、b、c综合都没问题。
 楼主| 发表于 2013-2-4 14:09:58 | 显示全部楼层
请各位看看,到底是什么情况。。。
麻烦了。。。。。。
 楼主| 发表于 2013-2-4 14:27:23 | 显示全部楼层
.................................
.................................
.................................
求高手呢
 楼主| 发表于 2013-2-4 15:03:44 | 显示全部楼层
??????????????????????????????????????
 楼主| 发表于 2013-2-5 09:57:04 | 显示全部楼层
苦逼的人啊
都没人回复
是这个问题没有技术含量吗?
发表于 2013-2-5 11:02:55 | 显示全部楼层
不清楚
 楼主| 发表于 2013-2-5 11:41:44 | 显示全部楼层
原因找到:down-up综合时,sub_module综合时不要change_names
好纠结的过程
希望以后各位初学者可以少走弯路
发表于 2013-2-21 18:28:46 | 显示全部楼层
能不能分享下你的bottom-up综合脚本呢,好心的楼主
发表于 2013-2-25 19:31:36 | 显示全部楼层
回复 1# zhao_tg


thanks
发表于 2013-2-25 22:44:23 | 显示全部楼层
dc 可以读入system verilog了?
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