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[原创] verilog task

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发表于 2013-1-22 10:42:14 | 显示全部楼层 |阅读模式

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a[0]  = 1'b1  in the testbench .

If implement it with a task. how to do?

task set_val;

input  c;
input val;

begin
c = val;
end

endtask

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