PLL锁定时的相位差问题

远上寒杉

关于PLL锁定时的相位差问题有些疑问，即输入参考时钟与反馈信号的相位差是否随温度变化，变化是否很大。
实验室内讨论时有两种观点：

        1、有，但不大。因为PLL环路会使二者尽量接近，存在offset的原因是电荷泵的电荷注入等非理想因素。如果环路已经确定，那么这个offset也是确定的。即使温度发生变化，VCO的调谐曲线也随之变化，但环路仍然会使二者尽量接近直至稳定。温度的变化必然会影响电荷泵等器件的性能，使该offset有些变化，但该变化不会很大；

        2、有，且很大。因为PLL的工作原理是通过动态的调整输出相位实现倍频功能，所以该二者的相位差一直是个变动的情况，在温度发生变化时，由于VCO的调谐曲线发生了很大的改变，使得offset的变化也很大。

我现在正在仿真验证，在此时隙上论坛发帖，想听一听各路大牛的见解，谢谢！

ygchen2

有相位差是没有疑问的。
多少算大，多少算小是因情况而定的。
比如，PLL频率很高，某个系统OFFSET主要由CP不匹配造成的，而且CP电流很小，而所用工艺漏电流是主要因素，那么温度对相位差影响就会很明显，而且相位差可能也会很大。反之，如果CP电流很大，漏电流可以忽略，PLL频率又不高，那么相位差不会太明显，受温度影响也不大。
具体情形需要具体分析。。。

lwjee

楼上说的很好，主要是温度影响了漏电，漏电影响phase 的匹配情况。

demonhunter

PFD输入10M，电容取100p时PFD输入稳定后相差20~30ns，电容取1n时PFD输入稳定后相差2ns。还在仿其他电容值时的情况。

microxie

楼上说的很对，我最近在做PLL，仿真ff/125度/vdd*1.1 corner的时候发现频率的抖动很大，而且pdf的ckref和ckfb有比较大的相位差，进一步debug发现是up/dn里面的dn信号明显过宽，这个就是cp里面的up/dn开关（dummy）漏电造成的，我把开关的length增大，或者从rvt改成hvt就好了。

LonelyJude

高频PLL的相位差主要由cp的非理想因素造成，一般锁定时up/dn开启时间很短，mismatch影响不大，所以主要因素就是开关管漏电，漏电受corner影响，也受vctrl电压影响；漏电大小看工艺，vctrl在正常范围内，受corner影响漏电最差可能比typical下大5~6倍吧。