verilog学习中的一个小问题

V116

interger s;
time delay;

initial begin
delay = 0;
out = 0;
$value$plusargs("seed=%d",s);
    forever begin
         @(posedge clk) begin
         delay = (delay + out + {$random(s)}) % clk_half_period;
         #delay   out = out + ({$random(s)}%2);
         end
end
end

现手写，不知道能不能帮助你
如果不想传seed，可以把那个系统函数去掉
有问题发信给我，欢迎交流

mydmdm

不清楚lz的需求是什么。是要TRNG还是PRNG？

Holtek12

用 Verilog 的 $random() system task, 因為 output 範圍含正負, 再加上大括弧 {} 取其正, 再除以  N, 自然可以產生 0~(N-1) 之間的 pseudo random number, 依此 toggle wire 應該是你要的.

yeyewowo

虽不明，但觉厉

lordlion

仿真用还是设计用，仿真用直接调用ramdom函数就可以了，设计的话需要写伪随机数发生器了

fengzhepianzhou

楼上正解

bjzhaoxh77

用一个异或逻辑就可以了。

liyikai

如果只是仿真，那么可以使用系统随机函数生成；如果是可综合设计，那么就可以采用伪随机数算法生成