synplify 综合错误求助：Port on Chip drives PAD loads and non PAD loads

xdylang · 发表于 2012-11-13 17:00:36

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我做一个时钟倍频的小code，顶层文件为top.v，方法是例化一个PLL，输入时钟m_clk，但通过synplify综合时，compile通过，但map时报错“Port ‘m_clk’ on Chip 'top' drives 1 PAD loads and 52 non PAD loads”，试过的方法有：1.pll前加DCM，还是有此错误。2.m_clk输入后加一个IBUFG，还是有此错误。请问大家有没有遇到过此问题，求助啊！！！！

pll_clko my_pll(
                  .CLKIN1_IN(m_clk),
                  .RST_IN(rst),
                  .CLKOUT0_OUT(pll_clkout)
               );

mlh1984 · 发表于 2012-12-13 14:07:31

m_clk不能即送给DCM/PLL，又送给其他寄存器作为时钟输入。
方法2如果改为m_clk只送给IBUFG，逻辑内部其余需要用到m_clk的地方都改为使用IBUFG输出的时钟就不会报错了。

落日余晖 · 发表于 2012-12-27 12:20:31

~~~~~~~~~~~~~~~~~~

一力为侵 · 发表于 2013-2-28 16:04:43

http://forum.eepw.com.cn/thread/172375/1
这个帖子好像有点用

冷面颠狂人 · 发表于 2013-3-3 19:40:58

又不够了

[求助] synplify 综合错误求助：Port on Chip drives PAD loads and non PAD loads

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