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[求助] 一道ASIC设计笔试题，求大神

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超群天晴
发表于 2012-10-29 23:14:38 | 显示全部楼层 |阅读模式

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CLK->Q的时间为0.5ns，组合逻辑cm0、cm1延时均为7ns，在不增加流水线数目(pipeline stage)的前提下，怎么修改电路，才能让CLK达到100MHZ？(提示：C宽为2bit)
绘图1.jpg
asic

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Timme
发表于 2012-10-30 00:16:46 | 显示全部楼层
放置4个cm1，分别用定值00、01、10、11作为输入，在D前放置4-to-1 Mux，将cm0输出作为选择信号。
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超群天晴
 楼主| 发表于 2012-10-30 00:23:13 | 显示全部楼层
回复 2# Timme


    这样做为了什么？优化cm1吗？
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Timme
发表于 2012-10-30 00:40:17 | 显示全部楼层
回复 3# 超群天晴


将cm1的7ns替换为Mux Cell的延时
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超群天晴
 楼主| 发表于 2012-10-30 01:12:43 | 显示全部楼层
回复 4# Timme

我懂了，因为C是2bit，所以将cm1复用的话，可以把cm1从路径中拿走，因为cm0输出一旦确定，cm1的输出就同样确定了，不需要每次都因为cm0的变换而重新输出。这个方法实在是太棒了！ 绘图1.jpg
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超群天晴
 楼主| 发表于 2012-10-30 01:13:47 | 显示全部楼层
回复 4# Timme


   谢谢你！！
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lvmingfiona
发表于 2012-10-30 08:03:39 | 显示全部楼层
,不错不错~~
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清水一杯
发表于 2012-10-30 08:37:30 | 显示全部楼层
正解，牛人哈。。。。
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zheng070608138
发表于 2012-10-30 08:59:25 | 显示全部楼层
学习学习，不是很懂
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cornerman
发表于 2012-10-30 09:23:14 | 显示全部楼层
我也想到了，这些其实还是要多看看资料，很多外文书籍中都有的。回复 5# 超群天晴
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