关于奇数分频电路的毛刺问题

songzijian87 · 发表于 2012-11-21 19:49:43

回复 16# hover99

不对，你没搞清楚如何分频，O(∩_∩)O

songzijian87 · 发表于 2012-11-21 20:14:32

回复 15# harejavahill

非常感谢你的回答，O(∩_∩)O，很有启发，比我的电路要好，在或门OR2X1的输入都是寄存器输出。但是我觉得cnt_p和cnt_n已经是寄存器输出了，经过组合逻辑应该没什么问题（我画时序图没发现什么问题）。

harejavahill · 发表于 2012-11-22 14:52:06

你原来的代码，从功能上看，是没有问题的，所以不用画时序图。
关健是如何去毛刺。。。。。
1：你原来电路中的两个比较器，有可能导致最后输出时钟的上午沿或者下降沿不干净（这个词不知道是不是这样说。。）
2：最后的or门，这个最好是用库单元例化，不要让DC给优化掉了。
3：后端进行DC综合以及做时钟树时，这个or门的输出要重点对待。

以上个人意见!!!!

飞扬紫百合 · 发表于 2012-11-22 16:33:07

add optimize option

thunderwalk · 发表于 2012-11-23 10:07:23

我在想能不能直接将敏感变量写成上升下降延，然后计数，这样输出的也实现计数分频啊。这样绝对没有毛刺了吧！？

dreamylife · 发表于 2012-11-23 16:06:54

这个如果周期非常的大，可以用晶振时钟做延迟消抖，如果没那么大，只能用史密斯特触发器了。。。。史密斯特触发器肯定是行的。

rvisk · 发表于 2021-3-5 17:54:39

hover99 发表于 2012-11-14 15:15
用正时钟沿做2分频，做负沿做4分频，二者异或就得到了3分频时钟，不会有毛刺。 ...

不对吧，，，

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