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楼主: X6J6P6

[求助] 关于create_clock和create_generate_clock问题?

[复制链接]
发表于 2014-7-10 15:07:46 | 显示全部楼层
都可以, generated clock更多的描述和master clockd的关系

在cts的时候,如果不控制, icc缺省会balance master/generated clock latency ,

如果觉得效果不好,可以自己改成master clock,  做完后posctcts 改回来,
发表于 2014-7-10 15:07:51 | 显示全部楼层
都可以, generated clock更多的描述和master clockd的关系

在cts的时候,如果不控制, icc缺省会balance master/generated clock latency ,

如果觉得效果不好,可以自己改成master clock,  做完后posctcts 改回来,
发表于 2014-9-24 09:31:39 | 显示全部楼层
有关于create_clock -add的应用讲解吗?
发表于 2015-3-27 19:58:22 | 显示全部楼层
回复 13# starrymorn


     -add - If two create_clock assignments are applied to the same target, the second assignment will be ignored and a warning will be issued.  This option on the second assignment
means that it describes a second clock coming into the device.  An example where this is used is
if a device plugs into two different boards, and the legacy board might drive a slower clock into
the FPGA.  This allows TimeQuest to analyze both scenarios.  
    add意思简单说就是再让timequest分析一条时钟。当你fpga换主时钟代码没变,可以用这个
发表于 2016-6-2 10:05:43 | 显示全部楼层
楼主弄明白了分享一下,在线等
发表于 2016-8-22 15:54:57 | 显示全部楼层
请教大家 用create_generate_clk时,当source时钟和target时钟频率不一致时,-phase指的是谁的相位
发表于 2016-9-1 04:05:19 | 显示全部楼层
回复 16# sally050119


   generated clk
发表于 2020-6-24 14:57:47 | 显示全部楼层


icfbicfb 发表于 2014-7-10 15:07
都可以, generated clock更多的描述和master clockd的关系

在cts的时候,如果不控制, icc缺省会balance  ...


请教版主一个问题, C是B的分频,B是A 的分频。那么C的master时钟 是指定B 呢 还是A呢
发表于 2023-4-16 15:43:58 | 显示全部楼层


X6J6P6 发表于 2012-9-28 09:30
回复 6# joemool
您好,昨天在ICC是试过了,generated clock可以继承master clock的latency,但是,不能继 ...


请问这个问题是怎么解决的?
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