FPGA实现UDP/IP协议

yuahua · 发表于 2012-9-8 15:39:39

回复 1# yanqiang231

我也在桌这个，加我QQ吧，QQ：675819058

yuahua · 发表于 2012-9-8 15:53:26

回复 1# yanqiang231

你只用了一个FPGA吗？没有用PHY？

kaiseradler · 发表于 2012-9-8 16:01:14

发现你的程序有一个模块没有输出。这样你的data_in，rxdv,rxer就完全会被悬空，没有任何作用的管脚。不知道这里是否有问题？

yanqiang231 · 发表于 2012-9-8 17:06:39

回复 10# yuahua

不是，我们老板不买软核，让我用程序实现。

yanqiang231 · 发表于 2012-9-8 17:08:35

回复 13# kaiseradler

这个我当时考虑的时，由上位机发送过来的数据经过PHY传给FPGA，把数据放在缓存里面，不知道这样对不对。

yanqiang231 · 发表于 2012-9-8 17:09:43

回复 12# yuahua

用了PHY的，是88E1111.

yanqiang231 · 发表于 2012-9-8 17:12:37

回复 8# naruto65

感谢兄弟的支持，做技术就是个苦孩子。

yanqiang231 · 发表于 2012-9-8 17:14:10

回复 7# kaiseradler

先谢谢大哥了。

kaiseradler · 发表于 2012-9-8 18:07:40

本帖最后由 kaiseradler 于 2012-9-8 18:09 编辑

回复 15# yanqiang231

建议你加一个虚拟管脚，不然那2个模块就被优化掉了

你试试看吧，如果不输出，逻辑就没有了

yanqiang231 · 发表于 2012-9-9 12:48:07

回复 19# kaiseradler

我设了虚拟管脚还是跟以前一样。

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