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楼主: vipjph

[活动] 每日一题0718

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发表于 2012-7-18 22:05:26 | 显示全部楼层
当然要顶好帖子
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发表于 2012-7-18 22:34:57 | 显示全部楼层
受教了
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发表于 2012-7-18 23:50:25 | 显示全部楼层
1、IC设计中同步复位和异步复位的区别,优缺点。
同步复位一个复位时钟同时复位所有寄存器,延时小,但电路复杂,信号驱动电流大。
异步复位是一级一级地顺序复位,延时比较大,但电路简单,驱动小,设计不好会产生逻辑错误。

2、SRAM、FLASH Memory、DRAM的区别。
SRAM  - 静态RAM, 有电就能保存数据,容量小,价格贵
Flash - 闪存,断电后数据不丢失,速度慢,寿命有限。
DRAM - 动态RAM,需要不停地刷新以保存数据,容量大,便宜。

3、NOR flash和NAND flash的区别?
结构和机理不同。
NOR 容量小,价格贵,可以直接运行程序。读出快,写入慢。一般用作程序存储器。
NAND 写入速度比NOR快很多,容量大,价格便宜,但寿命较短,需特殊接口,有坏块。一般用作数据存储器,如U盘。
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发表于 2012-7-19 08:46:18 | 显示全部楼层
所谓同步复位是指当复位信号发生变化时,并不立刻生效,只有当有效时钟沿采样到已变化的复位信号后,才对所有寄存器复位。同步复位的应用要点如下:


指定同步复位时,always的敏感表中仅有时钟沿信号,仅仅当时钟沿采到同步复位的有效电平时,才会在时钟沿到达时刻进行复位操作。

如果目标器件或可用库中的触发器本身包含同步复位端口,则在实现同步复位电路时可以直接调用同步复位端。然后很多目标器件(如PLD)和ASIC库的触发器本身并不包含同步复位端口,这样复位信号与输入信号组成某种组合逻辑(比如复位低电平有效,只需复位与输入信号相与即可),然后将其输入到寄存器的输入端。为了提高复位电路的优先级,一般在电路描述时使用带有优先级的if...else结构,复位电路在第一个if下描述,其它电路在else或else...if分支中描述。

大多数目标器件(如FPGA和CPLD)和ASIC库的触发器都包含异步复位端口,异步复位会被直接接到触发器的异步复位端口,如图所示:



同步复位的优点如下:


同步复位利于基于周期机制的仿真器进行仿真;

使用同步复位可以设计100%的同步时序电路,有利于时序分析,其综合结果的频率往往较高;

同步复位仅在时钟的有效沿生效,可以有效地避免因复位电路毛刺造成的亚稳态和错误。同步复位在进行复位和释放复位信号时,都是仅当时钟沿采到复位信号电平变化时才进行相关操作,如果复位信号树的组合逻辑出现了某种毛刺,此时时钟沿采样到毛刺的概率非常低,这样通过时钟沿采样,可以十分有效地过滤复位电路组合逻辑产生的毛刺,增强了电路稳定性。

异步复位的优点如下:


由于多数目标器件(如FPGA和CPLD)和ASIC库的触发器都包含异步复位端口,异步复位会节约逻辑资源;

异步复位设计简单;

对于大多数FPGA,都有专用的全局异步复位/置位资源(GSR,Global Set Reset),使用GSR资源,异步复位到达所有寄存器的偏斜(skew)最小。


同步复位的缺点如下:


很多目标器件(如FPGA和CPLD)和ASIC库的触发器本身并不包含同步复位端口,使用同步复位会增加更多逻辑资源;

同步复位的最大问题在于必须保证复位信号的有效时间足够 长,这样才能保证所有触发器都能有效地复位。由于同步复位仅当时钟沿采样到复位信号时才会进行复位操作,所以其信号的持续时间起码要大于设计的最长时钟周期,以保证所有时钟的有效沿都能采样到同步复位信号。事实上,仅仅保证同步复位信号的持续时间大于最慢的时钟周期还是不够的,设计中还要考虑到同步复位信号树通过所有相关组合逻辑路径时的延时,以及由于时钟布线产生的偏斜(skew)。这样,只有同步复位大于时钟最大周期,加上同步信号穿过的组合逻辑路径延时,再加上时钟偏斜延时,才能保证同步复位可靠、彻底。如图所示,假设同步复位逻辑树组合逻辑的延时为t1,复位信号传播路径的最大延时为t2,最慢时钟的周期为Period_max,时钟的skew为Clk2-Clk1,则同步复位的周期Tsyn_rst应该满足如下公式:

Tsyn_rst > Period_max + (Clk2 – Clk1) + t1 + t2
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发表于 2012-7-24 09:21:01 | 显示全部楼层
1、IC设计中同步复位和异步复位的区别,优缺点。
异步复位的优势在于面积小,功耗小,对RESET的持续时间要求没有同步那么高。但是缺点是要检查去recovery和removal的违例问题。同步的优点在于触发条件是钟控的,缺点是面积功耗大。
2、SRAM、FLASH Memory、DRAM的区别。
SRAM采样双稳态的结构,容量小面积大,掉电后不保持数据,不用重复刷新电路,一般用于内存,cache。DRAM掉电后数据会丢失,同时由于其保存数据是采用电容保存,所以要周期性刷新电路,速度较SRAM慢。FLASH最慢,但是断电后数据能保持。
3、NOR flash和NAND flash的区别?
不知道诶。
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发表于 2012-8-17 21:35:35 | 显示全部楼层
回复 14# 61279271


    强啊
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发表于 2012-8-23 14:20:55 | 显示全部楼层
顶~~~~
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发表于 2012-8-23 22:06:07 | 显示全部楼层
sram每个bit要6个晶体管,占用芯片面积大,所以容量比较小,但读写速度快,不需要刷新,cache一般都是用sram,dram要一个晶体管就可以,所以集成度高,但需要刷新,因此时序控制复杂
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发表于 2012-8-25 14:51:09 | 显示全部楼层
异步复位触发器的面积小一些吗?异步复位触发器本身电路结构就要复杂,而且我查过TSMC .13库,异步复位触发器面积相对大些。
异步复位触发器的面积小应该是在不含同步复位触发器资源的FPGA中才会出现的情况。
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发表于 2012-8-28 18:52:03 | 显示全部楼层
回复 1# vipjph


    顶啊啊,好贴
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