在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
楼主: lvlv2011

[求助] 求大神指导如何在时序仿真中查看内部信号

[复制链接]
 楼主| 发表于 2012-8-1 08:48:36 | 显示全部楼层
回复 20# csyyj

其实就是把需要查看的内部信号写到顶层模块,把testbench相应改一下
发表于 2012-8-1 14:40:07 | 显示全部楼层
回复 21# lvlv2011


   昨天不知怎么搞的论坛上不上~  呵呵       那从输出口上看到的信号和真实的内部信号应该有延迟的吧?这个延迟一般怎么处理呢?是估计着看吗?  还有,时序仿真上如果出了问题,一般需要看vho和sdo文件吗?
发表于 2012-8-1 14:56:59 | 显示全部楼层
回复 10# kikky1986

请问第二种方法的话用vhdl怎么写?
发表于 2012-8-1 15:04:37 | 显示全部楼层
回复 16# SKILLER


  请问第二种方法中,vhdl 怎么写法呢?
 楼主| 发表于 2012-8-2 08:58:32 | 显示全部楼层



这个真不太懂,对时序仿真也只是略懂皮毛
发表于 2012-8-2 10:43:08 | 显示全部楼层
本帖最后由 csyyj 于 2012-8-2 13:20 编辑

回复 25# lvlv2011
谢谢 lvlv2011~!       有个问题,第二种方法,如果采用VHDL写的话,层次调用该怎么写呢?   第一种方法内部信号好像不全吧,而且有些内部信号时序仿真和功能仿真高低是反的。有一个例子,内部信号是ad_cs,另外把它又连接到输出口上ad_cs_out<=ad_cs,时序仿真后这两个信号高低相反,说明时序仿真把信号名给变了,而且从内部输出到输出口也有延迟,观察有点不方便~   请问是这样吗,还是我哪里操作错了?
发表于 2015-10-16 16:17:48 | 显示全部楼层
我也有同样的问题。。好麻烦
发表于 2016-12-22 15:42:30 | 显示全部楼层
好久之前的帖子了,不知道楼主现在还看不看得到,我照楼主的方法试了,结果modelsim报错,说的是 Unresolved reference to 'pcf_valid1' in TTESystem_vlg_tst.i1.pcf_valid1,好像是不能引用到变量,请问楼主是怎么做的,还有被引用的变量一定要是reg型吗
发表于 2017-1-2 17:10:42 | 显示全部楼层
好东西
发表于 2018-6-22 10:05:25 | 显示全部楼层
如果某一层有generate if选择的话,即使条件成立,也不能用上一层.下一层这种方法拉出generate下面选择模块中的信号,这种该怎么办
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 20:11 , Processed in 0.038875 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表