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楼主: 没事乱弹琴

verilog hdl 和vhdl哪一个以后比较有用呀?请各位大侠指教

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发表于 2006-9-9 14:15:34 | 显示全部楼层
1800-2005 IEEE Standard for System Verilog: Unified Hardware Design, Specification and Verification Language


A set of extensions to the IEEE P1364 Verilog® Hardware Description Language to aid in the reaction and verification of abstract architectural level models. Includes design specification methods, embedded assertions language, test bench language including coverage and an assertions API, and a direct programming interface. Enables a productivity boost in design and validation, and covers design, simulation, validation, and formal assertion based verification flows.

Keywords: Assertions, Design Automation, Design Verification, Hardware Description Language (HDL), Verilog, Programming Language Interface (PLI), Verilog Programming Interface (VPI), SystemVerilog
Contents:
发表于 2006-9-9 14:39:00 | 显示全部楼层
作为语言,其实二者没有明显的优劣,不过要跟工作环境有关,如果公司里
都用VHDL, 即便自己熟悉verilog,也只能转成verilog了。
感觉国内IC设计verilog用得比较多,而做FPGA/CPLD的有不少人在用VHDL。
发表于 2006-9-9 14:53:47 | 显示全部楼层
VERILOG  有用, 目前全世界绝大多数的工程师都在使用 VERILOG。
发表于 2006-10-12 18:31:36 | 显示全部楼层
听说是verilog用的比较多
发表于 2006-10-22 09:37:10 | 显示全部楼层
不 我支持 VHDL
发表于 2006-10-25 10:20:50 | 显示全部楼层
估计这两个以后都没多大的用...随着工具越来越能干
发表于 2006-10-30 18:32:01 | 显示全部楼层
好东西,支持!!!!!!!
发表于 2006-11-16 18:31:48 | 显示全部楼层
看来还是支持verilog的人多
发表于 2006-11-23 10:36:37 | 显示全部楼层
都学会吧,其实不难的
发表于 2006-11-23 11:32:12 | 显示全部楼层
我个人觉得verilog比较好
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