verilog hdl 和vhdl哪一个以后比较有用呀？请各位大侠指教

overoo · 发表于 2006-8-11 13:29:19

感觉vhdl效率可能高一些
不知道对不对

bestwonbin · 发表于 2006-8-11 19:38:13

也投verilog一票

bestwonbin · 发表于 2006-8-11 19:38:26

也投verilog一票

wjxgarfield · 发表于 2006-8-14 11:47:18

个人认为verilog 好一些。好学，灵活。

windshl · 发表于 2006-8-15 18:07:00

用verilog的好像多一点

first1 · 发表于 2006-8-15 23:54:16

主要是自己的习惯,无所谓,我是拿着VHDL书边看边做的.

dfx199999 · 发表于 2006-8-17 11:25:19

好像国内的企业大多用verilog，国外企业多用VHDL，VHDL稍微难一点

dfx199999 · 发表于 2006-8-17 11:26:05

好像国内的企业大多用verilog，国外企业多用VHDL，VHDL稍微难一点

wallacebooth · 发表于 2006-8-17 12:38:39

verilog很容易上手，建议先学。

jacky520 · 发表于 2006-8-19 10:36:52

verilog

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