在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
楼主: fcc124

[请教]Verilog RTL级与行为级描述有何区别?

[复制链接]
发表于 2009-12-31 00:25:44 | 显示全部楼层
路过。。。 共同学习。。。
发表于 2009-12-31 12:24:39 | 显示全部楼层
1# fcc124

RTL is only a subset of behavior syntax.

For behavior code:
You can use all syntax of verilog/vhdl.

For RTL:
You can only use transfer type syntax of verilog.
Basically, there is a rule, "draw your circuit" first, then
follow circuit to write code, then result should be rtl code.
But, if you cannot draw the circuit, then it means your
idea should be "behavior".
发表于 2010-3-3 14:29:19 | 显示全部楼层
说的都不错
发表于 2010-3-3 15:41:53 | 显示全部楼层
学习了
发表于 2010-3-20 11:29:05 | 显示全部楼层
受教了。谢谢大家。
发表于 2010-3-29 14:24:58 | 显示全部楼层
学习中 多谢多谢
发表于 2010-3-29 14:41:54 | 显示全部楼层
增长见识 多谢分享
发表于 2010-3-29 15:51:05 | 显示全部楼层
RTL级描述数据在寄存器层次的流动模型。
always 属于行为级模型,是最基本的行为模型,是可以综合的。
综合与RTL或者行为级没有必然联系,虽然大多数行为模型不能综合
发表于 2010-8-18 12:54:01 | 显示全部楼层
xue xi  luguo!!
发表于 2010-10-25 16:37:47 | 显示全部楼层
thx
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 05:30 , Processed in 0.026697 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表