bus总线怎么检查timing同时到达？arrival window

xilinx_zhao · 发表于 2012-5-15 07:57:17

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本帖最后由 xilinx_zhao 于 2012-5-15 07:58 编辑

有个bus总线，既是输出也是输入inout。需要检查timing, 要求从clk源头那里launch data以后，一直到达端口的延时，各个bus线的arrival window 要非常重合。同时也输出一个strobe 信号，这个信号也是芯片内部产生的，这个信号是输出给下一级芯片用的，当做clk，当此信号为上升沿的时候，下一级芯片采集输出的bus的各个线上的信号。请问这种时序怎么检查？另外，因为这些bus的信号和strobe信号同时也是输入,那么反过来还要检查一遍tiiming，那么怎么检查？太繁琐了。

陈涛 · 发表于 2012-5-15 09:39:19

輸出時，定義strobe為generated_clock，其他bus的output delay都以strobe為基準
輸入時，如果與輸出有衝突，可以考慮再做一個SDC，這樣，strobe作為clock，bus就是相對它的inout delay了

xilinx_zhao · 发表于 2012-5-15 10:00:55

回复 2# 陈涛

多谢版主，已经这样做了，不是这个情况。我的问题是说，想要检查一下，bus 上的各个信号，是不是都能同时到达，当然，肯定不是同时到达，那么我想报个这些信号的arrival window，比如说，signal 1, arrival window是最快1 ns, 最慢2ns， signal 2, 最快1.5 ns, 最慢1.7ns。。。。