Testbench中使用while的问题

braveboys · 发表于 2012-5-3 17:50:40

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x

使用以下语句:

  reg rx_rdy;
  wire rx_rdy1= memory read回来的值；
rx_rdy = 0;
while(rx_rdy != 1)
begin
      memory_read8( ADDR, 1);
      rx_rdy = rx_rdy1;
end
  意思是读取ADDR地址的值，取其中一位，赋给rx_rdy。当rx_rdy ＝1 时，就跳出循环，其它时间则不停的读取该地址的值。
  但在实际仿真时， rx_rdy = rx_rdy1;这条语句没有正确执行。
  若写成 @(posedge CLK) rx_rdy = rx_rdy1; 则完全没有问题。我没有完全想明白。

laoyzyue · 发表于 2012-5-3 20:30:58

不加@(posedge CLK) ，while语句在memory_read后立即执行rx_rdy = rx_rdy1，又立即回到while条件的判断，没有任何时间延时。你的没有执行是什么意思呢？

duan_dzj · 发表于 2012-5-4 09:32:10

学习。学习

gaurson · 发表于 2012-5-4 13:09:38

2楼说的应该是关键所在。

六大三粗 · 发表于 2012-5-6 11:45:56

貌似2楼正解~

braveboys · 发表于 2012-5-9 19:38:10

回复 2# laoyzyue

谢谢回复，从语句上的确可以这么理解，但从波形上看就像该语句没有执行一样

zzczx · 发表于 2012-5-10 08:24:33

Wire ready1 n那句只是初始化赋值一次后面不会改变

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