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楼主: lifusu

[讨论] 应用于PLL的可编程分频器divider

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发表于 2012-3-22 11:53:24 | 显示全部楼层
用TSPC,动态d flip flop
发表于 2012-3-22 18:29:57 | 显示全部楼层
领教了
发表于 2012-3-22 20:54:34 | 显示全部楼层
看你是什么工艺,130LG可能需要TSPC在2G以上,如果是90G,65LL,跑个3G分频不需要TSPC的。
发表于 2012-3-22 20:57:15 | 显示全部楼层
本帖最后由 fogworld 于 2012-3-22 20:58 编辑

回复 8# 过路心客


   是多模分频器,你说的是几个选通信号,为“0”是/2,/4,/4操作,为“1”是/3,/3,/5操作。
发表于 2012-3-23 09:03:17 | 显示全部楼层
回复 14# fogworld


   谢谢,可我画出来的波形图怎么不是简单的几分之一啊?
发表于 2018-5-14 17:01:49 | 显示全部楼层
可以参考下  多频段锁相环频率合成器设计
发表于 2018-5-16 15:49:05 | 显示全部楼层
vco仿真 对着骂
发表于 2020-6-29 14:27:53 | 显示全部楼层


fogworld 发表于 2012-3-22 20:54
看你是什么工艺,130LG可能需要TSPC在2G以上,如果是90G,65LL,跑个3G分频不需要TSPC的。 ...


这个工艺文档会有说明?
发表于 2020-8-10 15:01:18 | 显示全部楼层


semico_ljj 发表于 2012-3-20 23:34
4=2×2
10=2×5
20=2×2×5


你好,PLL输入预分频,要求从1,2,3....,8,而且还需要按照配置寄存器的值分频。000是8分频,001是1分频,010是二分频依次类推到111是7分频,这样的需求应该用什么结构来做呢?
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