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查看: 8059|回复: 18

[讨论] 应用于PLL的可编程分频器divider

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发表于 2012-3-20 22:07:42 | 显示全部楼层 |阅读模式

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大家好,设计一个PLL,其中需要一个可编程的分频器,2bit的,选择信号为00,01,10,11时,分频数分别为4,10,20,40。
那么这个分频器一般是怎么设计的呢?能不能用verilog代码写一个,然后综合成电路图,抄过来,但是综合后有的模块没有门级电路图。。
或者有没有其他办法?
不需要频率综合里面的什么双模多模之类的这么复杂吧。
QQ截图20120320220517.png
发表于 2012-3-20 23:33:39 | 显示全部楼层
分频数分别为4,10,20,40的话可以自己搭建组合逻辑的阿
发表于 2012-3-20 23:34:37 | 显示全部楼层
4=2×2
10=2×5
20=2×2×5
40=2×2×2×5
做一个选通组合逻辑
发表于 2012-3-21 09:22:05 | 显示全部楼层
根据楼上的分析,关键是需要一个5分频器
发表于 2012-3-21 17:35:52 | 显示全部楼层
看看这个电路
divider.JPG
发表于 2012-3-21 17:50:12 | 显示全部楼层
回复 5# jamesccp


    good
发表于 2012-3-21 23:18:46 | 显示全部楼层
学习了
发表于 2012-3-22 09:53:24 | 显示全部楼层
回复 5# jamesccp

没有完全理解,能解释下图中的 4/5 3/4 2/3 分别都是什么样信号吗?谢谢。
 楼主| 发表于 2012-3-22 11:35:21 | 显示全部楼层
回复 3# semico_ljj


    你好,谢谢回复!
这个可编程分频器的最高输入要达到600MHz,可以用普通逻辑电路实现吗?还是得用到什么预分频之类的特殊电路呢?
发表于 2012-3-22 11:51:14 | 显示全部楼层
要用高速逻辑分频的,200MHz以上
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