DDR2 controller求助

l2002924700 · 发表于 2012-4-5 09:15:06

回复 41# xaoyaolee

应该是的！因为这个和底层硬件是有关系的！

wangyingwei · 发表于 2012-4-5 13:04:18

控制器是可以移植的，但是PHY会调用一些ALTERA的库

beihua26080115 · 发表于 2012-4-5 15:30:55

首先声明，我没有用过altera的DDR Controller，解释的不一定正确，只是供你参考。

个人认为altera的ddr controller仅仅是一个DRAM的控制协议层控制器，也就是说这个ctrl只是负责把你的request转换成符合DDR控制协议的request。另外DDR2是4n prefetch结构，因此一次读写至少要传输4 beat的数据，而且不可以打断。如果在读的过程中你只需要2 beat或者1 beat的数据，就需要你自己再altera ctrl的外围再加一个数据传输控制器，帮助你选取需要的数据。在写DDR的时候，你可以通过byte enable信号（这个信号会被映射到DDR的DM，data mask）来控制你需要写入的有效数据的个数。

另外也有可能是你的DDR/ctrl配置的不合适，我感觉你很有可能吧DDR被指为BL8了，你可以再MR0中把DDR配置成BL4，然后再试试！

yibiantian · 发表于 2012-4-8 23:01:28

回复 35# l2002924700

确实fpga初级器件不支持后仿，但是人家给example工程可以后仿，我采用example工程中的器件却不行，后仿结果有错！
另外，这些东西都是在公司做的，资料是弄不出来的，呵呵！

ckzuan · 发表于 2012-4-24 15:08:54

新手上路！最近我也正在搞altera的DDR2 IP，选的是DDR2 SDRAM Controller with UniPHY这个和DDR2 SDRAM Controller 有什么区别？因为我用的FPGA是S3只能选UniPHY这个。简单设置了下就generate了，顶层文件应该是自己命名的ddr2_if，请问其他的.v文件都哪些啊，看着产生了一大堆。全部导进去综合了一遍不对啊！像ddr2_if_pll0.v这都没有啊，但是里面却有实例化。。。另外还有很多问题要问，请指教！

ckzuan · 发表于 2012-4-24 15:11:16

还有疑问，DDR2 SDRAM Controller with UniPHY不要建立工程文件，而DDR2 SDRAM Controller 却要建立工程文件才能生成IP。

whz1006 · 发表于 2012-8-13 10:56:09

回复 6# catcat_2

这位大侠你好，小弟最近刚开始接触altera的ddr2 sdram high performance controller，想通过给出的example design 验证一下我的板子上的ddr2是否能够正常工作，下板后，发现每一个测试周期中大多数的数据都是正确的，但都会有一小段读出的数据与写入的数据不符，但是不多。我的DDR2不在ip核提供的ddr2列表中，但我已根据ddr2的手册,修改了ip核设置。想请您帮忙想想可能是哪里出了问题。谢谢

gxiaob · 发表于 2012-8-21 16:45:46

回复 13# catcat_2
您好！我正在用xilinx的ddr2控制器，请问你的ddr3在时序约束方面是如何做的？谢谢！

momo0502 · 发表于 2013-3-8 11:34:38

感觉看到这篇帖子有点晚了，前端时间也搞了下DDR2，好多问题不是很懂，看了后明白了一些。

zcjzcj11 · 发表于 2014-8-11 13:57:11

回复 6# catcat_2

感谢为我解惑！

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