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楼主: l2002924700

[求助] DDR2 controller求助

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发表于 2012-3-6 13:38:29 | 显示全部楼层
顶一个,目前也在用ALTERA DDR3 IP,不过只使用它的PHY,控制器自己写的,它的控制器调度效率不高。进公司一直在做DDR,希望有机会跟楼上的高手交流
发表于 2012-3-6 17:21:29 | 显示全部楼层
回复 12# wangyingwei


    恩,有空多多交流啊,你才是高手,控制器都自己写。。 我还没用过altera 的ddr3, 只用过xilinx的ddr3。
发表于 2012-3-6 17:34:51 | 显示全部楼层
回复 12# wangyingwei
你用的什么arbitration算法?方便透露吗?
发表于 2012-3-6 20:43:56 | 显示全部楼层
我最近也在学ddr2 controller,请问quartus生成ip核,自动生成的testbench怎么仿真,具体步骤如何?使用quartus调用modelsim,还是用modelsim直接仿真,最近很困惑,若能解惑,感激不尽!
发表于 2012-3-7 09:37:23 | 显示全部楼层
回复 15# hexuezu


    直接用modelsim吧,不要用什么quartus去调用,搞麻烦了。。
发表于 2012-3-7 13:18:02 | 显示全部楼层
DDR控制器其实算成熟的技术了,仲裁算法也主要是根据DRAM的特性来对请求进行调度,通过BANK间插、读写操作捆绑等方式对请求进行调度,目的就是尽可能得间插命令,在数据总线上数据吞吐率高。
控制IP业界很多公司都有,像DENALI 、SYNOPSYS等,它们的IP的数据带宽和延迟性能都比XILINX和ALTERA的好
发表于 2012-3-7 13:25:06 | 显示全部楼层
回复 15# hexuezu


    你在例子工程里面照一个generate_sim_example_design.qpf文件,用QUARUTS打开,再用TOOL里面的TCL脚本工具执行generate_sim_verilog_example_design.tcl 。然后系统就会生成仿真文件,再去里面找运行文件吧。MODELSIM应该是DO文件吧,我以前用的是VCS,我记得是运行vcs_setup.sh
 楼主| 发表于 2012-3-7 16:35:52 | 显示全部楼层
回复 13# catcat_2


    关于DDR2的IP还有一个问题想要请教一下:就是我在对该控制器IP进行仿真的时候,发现在进行连续不断的发送read命令的时候,(我是每一次在local一侧连续发送五个read命令,local_burst以及local_read_req都持续5个时钟周期)但是在memory接口一侧,有时候会出现发出一个时钟周期的active命令,之后紧接着是两个时钟周期的nop命令,然后有时候memory一侧就只发出4个read命令,也就是没有将我想要发出的读命令全部发出,这是为何,望指点!
 楼主| 发表于 2012-3-7 16:50:16 | 显示全部楼层
回复 16# catcat_2


    不好意思,刚才是我太粗心了,没有仔细看波形,没有发现在我当时发送第五个读请求的时候,local_ready已经变低了!犯了一个幼稚的错误。工程师的粗心真要不得!
 楼主| 发表于 2012-3-8 15:12:44 | 显示全部楼层
回复 16# catcat_2


    我看了你在altera中文论坛上发的帖子,有几个问题想再向你请教一下:
    1、你们所谓的calibration到底是怎么理解的?我以前都是把它翻译为校准,以前就理解成是DDR2对其内部的片内OCT以及ODT进行校准,但是我也不知道这样理解对不对?
    2、在“ug_ddr_ddr2_sdram_hp”这篇文档中提到关于DDR2 IP core有几种设计流程,分别是SOPC Builder flow和MegaWizard Plug-In Manager flow这两种设计流程该怎样理解,我们一般都是使用的是MegaWizard Plug-In Manager flow吗?这两种流程有啥区别?咱们是不是一般只要不使用sopc的话,用的都是MegaWizard Plug-In Manager flow呢?
     望指教,不胜感激!
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