DC和PT

XIDIANCAD2 · 发表于 2012-2-2 17:18:52

谢谢大家。问题确实在set_operation_conditions -analysis_type on_chip_variation -min BBCOM -min fs90a_c_generic_core_ff2p75vm40c.db -max WWCOM -fs90a_c_generic_core_ss2p25v125c.db 这里
把on_chip_variation 该为 bc_wc后用spef反标分析建立时间slack=0.93,保持时间slack=0.16;用sdf反标分析建立时间slcak=0.94,保持时间slack=0.30;相差不大。我以前就是用bc_wc的，但PT会出现警告，所以查了下资料看有人用on_chip_variation于是就改了下。都不明白是怎么回事。结果弄了我这么久。悲催。on_chip_variaton到底是怎么回事。对了。spef我是直接从encounter timing菜单下extract RC 产生的。我看很多人说要用QRC参数或者star xt软件提取才准确。

XIDIANCAD2 · 发表于 2012-2-2 17:51:07

回复 9# zzczx

谢谢大家，果然是on_chip_variation的问题，改为wc_bc后，用spef分析和sdf分析建立时间和保持时间都满足，相差也很小。什么是on_chip_variation？？

hajixin · 发表于 2012-2-2 22:13:29

本帖最后由 hajixin 于 2012-2-2 22:16 编辑

OCV算法认为同一个die上面会同时存在不同的operating condition。在做setup check时，对到达同一个cell的两条path，early path用min lib计算delay，late path用max lib计算。比如对一个FF，clock path是early path， data path是late path，ocv使clk相对早到，data相对晚到，就是采用最悲观的情况。
hold check反之。
OCV明显过于悲观了，大的design很难signoff，比较主流的是aocv（area ocv），die上面相近的地方用相近的lib，算法就比较复杂了。