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[资料] 数字IC_可综合verilog基本模块

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发表于 2011-12-29 23:44:39 | 显示全部楼层 |阅读模式

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部分内容3.0 Coding Guideline1.Use non-blocking assignments (<=) in clocked procedures. Don’t use blocking assignments (=).
always @ (posedge clock)
q <= d;

2.Use blocking assignments (=) in combinational procedures:

always @ (a or b or sl)
if (sl)
d = a;
else
d = b;

3.Make sure that the event lists are complete
。。。。。。。

coding_and_synthesis_with_verilog.pdf

74.26 KB, 下载次数: 132 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2011-12-30 11:51:50 | 显示全部楼层
thanks!
发表于 2011-12-30 13:48:28 | 显示全部楼层
不错  我喜欢啊
发表于 2011-12-30 13:49:33 | 显示全部楼层
感谢楼主的分享啊
发表于 2011-12-30 20:16:42 | 显示全部楼层
谢谢分享啊~~~
发表于 2011-12-30 21:12:02 | 显示全部楼层
thanks!
发表于 2011-12-31 16:28:45 | 显示全部楼层
我来看看啊
发表于 2012-1-1 10:13:14 | 显示全部楼层
Thanks a lot for sharing
发表于 2012-1-2 00:10:36 | 显示全部楼层
感谢楼主的分享
发表于 2012-1-2 19:00:40 | 显示全部楼层
好东西,多谢分享
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