建立时间和保持时间不满足如何解决

desk3000

可能芯片本身Fmax达不到。。。

yucaoxilin

好像一般保持时间容易满足，但是建立时间不容易满足……听说要多注意组合逻辑，不能让组合逻辑的延时太大，这个会影响fmax

Yekaterinburg

回复 7# kaiseradler


    胡扯，这个是例外约束。不是路径延时。这个只能改变指定路径发射沿和锁存沿的关系，就是他会用你设置的值来分析。根本起不到约束延时的目的！

您的意思是否是，调整（源端）发射和（目的端）所存沿的关系，工具在分析时序时就将该制定路径作为一个特例，在setup hold满足所设定的值范围内就认为是二者都没有violation 。
总结起来不跟LS那位一个意思吗？还是我理解有什么问题，请指教

xiaocanmeng

回复 13# Yekaterinburg
我也是认为set_min_delay似乎可以约束路径
UG里说道：
The following example specifies that all timing paths from ff1/CP to ff2/D that pass
through one or more of {U1/Z U2/Z} and one or more of {U3/Z U4/C} must have delays
greater than 3.0 units.
pt_shell> set_min_delay 3.0 -from ff1/CP -through {U1/Z U2/Z} -through {U3/Z U4/C} -
to ff2/D

522526tl

回复 7# kaiseradler

大侠，能否再稍微细致的讲一下，或者举个例子，给个脚本 多谢啦