在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
楼主: albe2t

[求助] 该学哪门语言?SystemVerilog VS SystemC

[复制链接]
发表于 2012-9-3 04:17:46 | 显示全部楼层
SC for modeling, SV for verification, so far verilog for design is still OK.
发表于 2012-9-3 19:43:22 | 显示全部楼层
必然是sv啊
发表于 2012-9-4 09:49:15 | 显示全部楼层
都学不就好了
发表于 2012-9-4 10:25:58 | 显示全部楼层
SV will kill VHDL
发表于 2012-9-4 11:32:32 | 显示全部楼层
应该是SV好些吧
发表于 2012-9-8 10:06:15 | 显示全部楼层
同问各位大神
发表于 2012-9-15 19:08:28 | 显示全部楼层
小弟我目前是在學習SV,還請各位大大多多指教...
发表于 2012-9-24 19:35:43 | 显示全部楼层
看情况吧
发表于 2012-9-24 21:46:53 | 显示全部楼层
现在的主流是SV
发表于 2012-9-28 10:39:31 | 显示全部楼层
貌似公司里SV用的比较多一些
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-28 17:24 , Processed in 0.032178 second(s), 11 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表