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楼主: albe2t

[求助] 该学哪门语言?SystemVerilog VS SystemC

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发表于 2012-8-2 23:08:45 | 显示全部楼层
SystemVerilog for sure
发表于 2012-8-3 11:35:48 | 显示全部楼层
学习SV!
发表于 2012-8-8 16:49:35 | 显示全部楼层
system verilog
发表于 2012-8-9 09:00:56 | 显示全部楼层
SV吧      趋势
发表于 2012-8-11 22:19:40 | 显示全部楼层
SystemVerilog现在很有用,将来就可以综合了,哈哈,OVM/UVM都是用sv
发表于 2012-8-12 08:57:11 | 显示全部楼层
真是学无止境
发表于 2012-8-16 10:23:17 | 显示全部楼层
学习了
发表于 2012-8-17 14:18:56 | 显示全部楼层
SystemC can also be used in synthesis
发表于 2012-8-17 19:00:44 | 显示全部楼层
我也想知道
发表于 2012-8-19 17:16:32 | 显示全部楼层
回复 2# 暴弱了


    楼上正解,SC是业外的提出的,由软件工程师思想设计的,根本不适应我们硬件工程师的思维方式,注定要死
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