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楼主: albe2t

[求助] 该学哪门语言?SystemVerilog VS SystemC

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发表于 2011-11-28 22:08:10 | 显示全部楼层
看来以后还是多学system verilog
UVM是什么?
 楼主| 发表于 2011-12-3 11:11:21 | 显示全部楼层
回复 11# tzhaody12


   同问,UVM是什么?
发表于 2011-12-3 16:28:37 | 显示全部楼层
sv吧,使用面广,搞不好以后还用这设计呢,呵呵
发表于 2011-12-3 20:52:54 | 显示全部楼层
都不了解,看看。
发表于 2011-12-12 22:33:23 | 显示全部楼层
VHDL language
发表于 2011-12-13 10:17:00 | 显示全部楼层
现在SC和SV合并了,等你学的时候,有可能就推出新的语言了,我也在等待中
发表于 2011-12-14 22:04:02 | 显示全部楼层
验证真是不懂 啊,还是做设计吧
发表于 2012-1-2 21:28:03 | 显示全部楼层
sv ieee 1800-2009
发表于 2012-1-11 18:57:28 | 显示全部楼层
Thanksssssssssss
发表于 2012-1-11 21:13:54 | 显示全部楼层
对于小公司没有必要学习这些东西,就连一些大公司也不一定会做这个系统验证。
感觉专门做验证工作的人的就业面太窄了,除了这家公司就是那家公司。。。。。。。
对于ic设计师来说了解下就好了,即使做得话也有专门的人去做这个东西。
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