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[转贴] 后端面试--每日一题(064)

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发表于 2011-11-22 15:28:36 | 显示全部楼层 |阅读模式

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本帖最后由 陈涛 于 2011-11-23 01:01 编辑

本帖资料由 szp9912 收集提供,特此感谢,

Why clock is not synthesized in DC? why high fanout net, such as reset, is not synthesized in DC?

为什么综合时,不动clock?为什么不动某些大扇出的net,比如reset?

难度:2
发表于 2011-11-22 23:42:21 | 显示全部楼层
因为这个 high fanout 综合和leaf cell的物理位置有关,

后端工具看的比较清楚, dc做也可以, 就是不清楚效果如何
发表于 2011-11-23 10:44:05 | 显示全部楼层
DC不考虑clock ,是把clock 认为是ideal . 只优化逻辑
 楼主| 发表于 2011-11-23 13:26:27 | 显示全部楼层
icfb说的是主要原因,童殇的第二句正确,其他的回答不是本末倒置,就是答非所问

不是因为后端要删掉clock buffer,所以综合时不动它,

而是因为clock tree与leaf pin的物理位置密切相关,DC没有这些个信息,做了也不准,所以就不做了。也是因为后端知道DC给的clcok tree根本不准,所以一旦遇到,就直接删除

至于reset tree,是可做可不做,如果reset的时序很难的话,还是建议做一下,看看DC时是否可以满足时序,如果DC都满足不了,估计后端也很难做到,趁早想别的方案
发表于 2011-11-23 21:54:23 | 显示全部楼层
有道理,
发表于 2011-11-24 09:09:33 | 显示全部楼层
之前都不懂,
現在看就比較有感覺了!
受益良多~
发表于 2011-11-24 14:21:19 | 显示全部楼层
回复 6# 陈涛


    那么对于reset 综合是满足不了的,怎么处理比较好呢?
发表于 2011-11-24 19:58:00 | 显示全部楼层
就是,我们做的set信号很难满足啊!该怎么办呢?
发表于 2011-12-17 21:08:22 | 显示全部楼层
学习了!!
发表于 2011-12-20 15:51:54 | 显示全部楼层
有道理,学习学习
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