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[原创] 求教cmos工艺中外延层的厚度应该是多少

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发表于 2011-11-3 14:43:33 | 显示全部楼层 |阅读模式

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求教cmos工艺中外延层的厚度应该是多少
发表于 2011-11-11 13:31:19 | 显示全部楼层
发表于 2011-11-11 16:09:30 | 显示全部楼层
应该是epi
 楼主| 发表于 2011-11-11 17:14:32 | 显示全部楼层
回复 2# iamshan


   epitaxy
发表于 2011-11-11 18:18:20 | 显示全部楼层
这个取决于是什么样的process,好比low voltage的process EPI 只有4UM,但是有些HV process会有12um,不同的工艺用不同厚度的EPI,具体有多少种就不清楚了
发表于 2011-11-12 11:26:44 | 显示全部楼层
应该越厚越好吧
发表于 2011-11-12 12:17:03 | 显示全部楼层
5#正解,外延层厚度主要由耐压决定
 楼主| 发表于 2011-11-12 16:28:51 | 显示全部楼层
回复 5# iamshan


   唉 悲催了 上次去面试的时候人问我说外延层的厚度是多少 我隐约记得是100A到1000A左右,然后我说是100nm,结果人骂了我一顿,说那么薄的厚度一刻蚀全没了,还做个毛掩蔽层啊,然后我就回来看文档,有的上面写的是上面那个范围,有的写的是最大到1um,我还真是没有碰见你说的那么大的厚度,请问是哪儿的资料啊,或者还是工程实际就是这样的,万分感谢
发表于 2011-11-12 17:05:05 | 显示全部楼层


回复  iamshan


   唉 悲催了 上次去面试的时候人问我说外延层的厚度是多少 我隐约记得是100A到1000A左 ...
baiyawen 发表于 2011-11-12 16:28




    来自于实际数据
 楼主| 发表于 2011-11-12 17:07:34 | 显示全部楼层
回复 9# iamshan


   好的 万分感谢
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