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楼主: ertss

[原创] 关于FPGA设计仿真和硬件实测不一致问题的讨论

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 楼主| 发表于 2011-11-18 16:23:54 | 显示全部楼层
楼上的说我代码风格糟糕,请举例说明,不要凭空放话.
其次,此文目的本就在于献丑,把代码中容易出错的地方展示出来,何谈仿真不可信一说?
发表于 2011-11-19 19:52:18 | 显示全部楼层
回复 8# huxiaokai2005


    国标北师版)听力
发表于 2011-11-19 19:53:21 | 显示全部楼层
一次,5元,什么时候下完了
发表于 2011-11-20 15:00:02 | 显示全部楼层
设计任何东西,细节都很重要
发表于 2011-11-25 14:14:27 | 显示全部楼层
回复 11# ertss


嵌套太多
else里嵌套if
case里嵌套if
这不是软件思想吗
这风格好吗
 楼主| 发表于 2011-11-25 14:59:26 | 显示全部楼层
请分清楚RTL设计的层次, 本身就是介于高级结构和底层描述之间的寄存器行为级, if else嵌套在不影响时序的前提下是完全没问题的...

何况我这个if else还叫多??怀疑你是否做过复杂的设计...

最后点明一句:组合逻辑的延迟大小和if else嵌套是没有直接联系的,要具体分析你的关键时序路径,而不是说盲目地避免if else
 楼主| 发表于 2011-11-25 15:04:01 | 显示全部楼层
还有 谁规定else里面不能嵌套if了... case里面不能用if了...
楼上的说法真的很奇怪....自己去看网上的标准代码,全都是这样用的.
发表于 2012-4-8 16:13:16 | 显示全部楼层
新手,学习了,谢谢楼主!
发表于 2012-4-15 17:33:42 | 显示全部楼层
发表于 2012-4-23 21:05:00 | 显示全部楼层
学习中,谢谢楼主、、、
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