请高手指教－－怎么实现占空比1：1得三分频电路呢？？

yhmapple · 发表于 2006-9-19 15:24:31

多谢，我也需要，嘿嘿

dacibao · 发表于 2006-9-30 23:41:35

如果用hdl做的话，必定会上下沿混用，不好实现

sensorsky · 发表于 2009-7-17 16:08:03

前面给的这一段程序貌似不对哈！仿出来是六分频的！

lu_regal · 发表于 2009-7-17 16:39:34

奇数分频，一般不是用FF来实现，可以用FPGA内部的一些时钟资源来实现，如xilinx的DCM

lixuedong8000 · 发表于 2010-1-25 10:50:00

上述程序，个人觉得是5分频，但是占空比还是不对，（没仿过哦）
counter = （n-1）/2，个人觉得应改为counter = （n/2-1），占空比应为50%
或者
输出时钟由两者输出相与也可得到50%的时钟，只是相比于输入时钟，时钟沿没有对齐(未考虑延迟情况下)

lixuedong8000 · 发表于 2010-1-25 11:05:23

上述程序，个人觉得是5分频，但是占空比还是不对，（没仿过哦）
counter = （n-1）/2，个人觉得应改为counter = （n/2-1），占空比应为50%
或者
输出时钟由两者输出相与也可得到50%的时钟，只是相比于输入时钟，时 ...
lixuedong8000 发表于 2010-1-25 10:50

登录/注册后可看大图

上述结果应该不对，
yrr的代码应该是正确的

lixuedong8000 · 发表于 2010-1-25 11:16:10

Always @(posedge clk)
If (clr == 1) counter <= 0;
Else If (counter == n-1) counter <=0;
Else counter <= counter + 1；
Always @(posedge clk)
If (clr == 1) clk_reg1 <= 0;
Else if (counter == n-1) clk_reg1 <= ~clk_reg1;
Else if (counter == (n-1)/2) clk_reg1 <= ~clk_reg1;
Else clk_reg1 <= clk_reg1;
Always @(negedge clk)
If (clr == 1) clk_reg2 <= 0;
Else clk_reg2 <= clk_reg1;

Clk_out = clk_reg1 || clk_reg2;
此code如何？存在什么问题，帮忙指点

ydlm42sj · 发表于 2010-1-25 11:28:29

虽然以前弄过不过不知道这个有没有实际意义？

longzhuliubin · 发表于 2010-1-25 14:49:51

对时钟的上升沿和下降沿分别进行计数，在中间判别高低电平的转化即可

xaaa001 · 发表于 2010-1-26 00:27:44

对！这个题用来脑筋急转弯可以！
真正电路一般不会这样用！

请高手指教－－怎么实现占空比1：1得三分频电路呢？？

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