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请高手指教--怎么实现占空比1:1得三分频电路呢??

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发表于 2005-11-1 08:28:21 | 显示全部楼层 |阅读模式

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怎么实现占空比1:1得三分频电路呢??
发表于 2005-11-1 08:41:05 | 显示全部楼层

请高手指教--怎么实现占空比1:1得三分频电路呢??

到www.21ic.com.cn的bbs上面收一下
发表于 2006-9-12 16:58:21 | 显示全部楼层


原帖由 gonewith00 于 2005-11-1 08:28 发表
怎么实现占空比1:1得三分频电路呢??



这种频率不可能是触发器输出的,没实际意义。
发表于 2006-9-12 17:06:00 | 显示全部楼层

PLL

发表于 2006-9-12 17:10:52 | 显示全部楼层

这种问题很可笑其实

在实际的电路中其实还是尽量的简单,不要又是正沿,又是负沿的,这样对后面的DFT什么的都不方便,对时序分析也不好。
发表于 2006-9-17 21:10:24 | 显示全部楼层

在QUARTUS 中实现

仅仅只需调用LPM模块中的PLL模块;
如果你英文基础好的话,应该很简单的;
我以前做过,模拟过,是能实现的,而且可以变相,变频。。。。
发表于 2006-9-18 10:57:01 | 显示全部楼层

回复 #1 gonewith00 的帖子

这种paper很多的,去snug找。
头像被屏蔽
发表于 2006-9-18 17:15:37 | 显示全部楼层
提示: 作者被禁止或删除 内容自动屏蔽
发表于 2006-9-19 10:30:00 | 显示全部楼层

用verilog来实现

verilog实现奇数次分频
实现占空比为50%的N倍奇数分频:
首先进行上升沿触发进行模N计数,计数选定到某一个值进行输出时钟翻转,然后经过(N-1)/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数,到和上升沿触发输出时钟翻转选定值相同值时,进行输出时钟时钟翻转,同样经过(N-1)/2时,输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算,得到占空比为50%的奇数n分频时钟。
发表于 2006-9-19 10:30:52 | 显示全部楼层

用verilog来实现

module div3(clr,clk,clkout);
input clr,clk;
output clkout;
reg clkreg1,clkreg2;
parameter n=5;
reg[n:0] counter1,counter2;


assign clkout=clkreg1||clkreg2;


always @(posedge clk)
if(clr==1) begin clkreg1=0;counter1=0;end
else begin  if(counter1==n-1) begin counter1=0;clkreg1=~clkreg1;end
            else if(counter1==(n-1)/2) begin counter1=counter1+1;clkreg1=~clkreg1;end
            else begin counter1=counter1+1;end
     end

always @(negedge clk)
if(clr==1) begin clkreg2=0;counter2=0;end
else begin  if(counter2==n-1) begin counter2=0;clkreg2=~clkreg2;end
            else if(counter2==(n-1)/2) begin counter2=counter2+1;clkreg2=~clkreg2;end
            else begin counter2=counter2+1;end
     end

endmodule
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