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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2012-2-24 20:31:34 | 显示全部楼层
Verilog好上手一点
发表于 2012-2-27 21:15:57 | 显示全部楼层
verilog飘过
发表于 2012-2-28 04:47:23 | 显示全部楼层
vhdl对于刚学硬件开发的人更容易理解硬件的架构,相比起来还是喜欢用verilog
发表于 2012-2-28 18:04:39 | 显示全部楼层
刚工作的时候有的VHDL,后来改成verilog,感觉VHDL严谨,verilog飘逸。其实就是个工具,没有好坏之分。
发表于 2012-2-29 23:47:04 | 显示全部楼层
VHDL都忘光了,
发表于 2012-3-1 22:12:19 | 显示全部楼层
Verilog肯定多人用。
发表于 2012-3-2 17:32:38 | 显示全部楼层
只有一小段时间用过VHDL,其他都是verilog
发表于 2012-3-2 17:34:35 | 显示全部楼层
习惯用verilog
发表于 2012-3-3 12:11:23 | 显示全部楼层
我们本科都是学verilog的
发表于 2012-3-5 09:13:23 | 显示全部楼层
针对设计,有时感觉模块比较多的就用vhdl
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