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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2021-6-30 17:40:14 | 显示全部楼层
我用SystemVerilog , verilog 被合并成IEEE 1800.2 SystemVerilog了
发表于 2021-7-8 08:15:21 | 显示全部楼层
主要用verilog,因为最开始学的verilog,后面也学了VHDL。我觉得VHDL比verilog更加严谨,需要注意的更多。
发表于 2021-7-15 10:17:10 | 显示全部楼层
现阶段还是verilog为主吧~
发表于 2021-7-22 09:04:14 | 显示全部楼层
Verilog
发表于 2021-7-27 13:50:58 | 显示全部楼层
VHDL现在越来越少人用了
发表于 2021-8-17 18:12:45 | 显示全部楼层
感觉verilog好上手一些,但是想了解一下VHDL
发表于 2021-8-24 22:37:45 | 显示全部楼层
verilog用的多
发表于 2021-8-25 12:27:21 | 显示全部楼层
哈哈哈哈哈我们学校现在本科教学都还是VHDL
发表于 2021-9-17 09:56:00 | 显示全部楼层
寫一個IP給8051(8-bit bus)及M3(32-bit bus)都可用
用verilog parameter/VHDL generic定義bus width,
VHDL的行數較多,要用到generate. Verilog很簡潔。
VHDL好處是嚴謹,壞處限制太多.
ARM M3 designstart 只有verilog版本.
发表于 2021-10-9 22:26:11 | 显示全部楼层
vhdl似乎更好
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