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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2021-1-9 23:52:17 | 显示全部楼层
verilog开发更快更自由,适合入门
发表于 2021-1-14 16:05:38 | 显示全部楼层
工作中verilog用的多
发表于 2021-1-25 10:38:02 | 显示全部楼层
verilog和VHDL都用过,现在主要是用verilog,感觉VHDL更严谨,对某些特定行业更适合些
发表于 2021-2-18 15:11:53 | 显示全部楼层
:):):)
发表于 2021-2-20 10:01:28 | 显示全部楼层

verilog开发更快更自由,适合入门
发表于 2021-2-21 10:30:37 | 显示全部楼层
verilog
发表于 2021-4-2 11:15:22 | 显示全部楼层
现在工作中基本就是verilog了,大学里用vhdl会比较多
发表于 2021-4-29 01:09:18 | 显示全部楼层
谢谢分享
发表于 2021-5-19 14:52:01 | 显示全部楼层
目前只会verilog
发表于 2021-6-17 15:15:51 | 显示全部楼层
verilog明显多啊
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