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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2019-10-10 10:59:00 | 显示全部楼层
System Verilog其实就是Verilog 2015的升级版本,两种合一了,但是对于写RTL来讲,System Verilog用到大部分语法跟Verilog没有差异,就多了一些二维数组可以定义端口,基本电路描述方式就是Verilog的语法,所以本质上没有区别。
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发表于 2019-11-20 16:15:43 | 显示全部楼层
这个问题有些暴露年龄哟
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发表于 2019-12-26 11:48:52 | 显示全部楼层
还是Verilog HDL更简单,Verilog的国际标准也更清晰
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发表于 2020-1-12 19:57:06 | 显示全部楼层
VHDL is too strict, while Verilog is easy to get start.
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发表于 2020-1-25 02:43:21 | 显示全部楼层
VHDL的话,欧洲用得多一点,美国这个基本上都是verilog。
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发表于 2020-2-12 22:04:28 | 显示全部楼层
还是用verilog               
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发表于 2020-2-27 19:42:49 | 显示全部楼层
最新的敏捷设计,比如chisel咋样呢
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发表于 2020-3-26 19:59:35 | 显示全部楼层
zhi dao le
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发表于 2020-3-28 23:53:49 | 显示全部楼层
挖,感覺VHDL比較複雜,行數比較多
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发表于 2020-4-1 10:07:22 | 显示全部楼层
Verilog
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