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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2012-3-7 22:24:19 | 显示全部楼层
VHDL好用一些
发表于 2012-3-7 22:39:38 | 显示全部楼层
I always use verilog.
发表于 2012-3-9 17:53:27 | 显示全部楼层
verilog好啊,verilog妙啊!
发表于 2012-3-9 21:32:58 | 显示全部楼层
可以 verilog  多些
发表于 2012-3-11 15:39:07 | 显示全部楼层
以前用的是VHDL,现在基本都是用verilog了。
发表于 2012-3-11 15:40:05 | 显示全部楼层
以后发展的趋势应该是用SV了。
发表于 2012-3-11 20:29:26 | 显示全部楼层
我也觉得VERILOG好上手
发表于 2012-3-13 09:09:02 | 显示全部楼层
还要看团队情况了,语言不是问题
发表于 2012-3-13 21:44:40 | 显示全部楼层
刚入门用的是VHDL,最近要求用verilog,不过最终趋势是SV啊~~
发表于 2012-3-14 09:31:31 | 显示全部楼层
Verilog
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