[已解决]set_input_delay的时间设置

cxj2010 · 发表于 2012-9-27 21:39:28

设置input 、output delay主要是为了分析setup time 和hold time，太大太小都可能会引起DC综合时序违例

rvisk · 发表于 2012-10-1 23:29:30

芯片外接的datasheet提供

hiyoun · 发表于 2012-10-4 19:10:39

尽量给外面多留点嘛

dkjhl623 · 发表于 2013-1-8 11:31:46

谢谢楼上各位高手的讨论，学习了~~

Alicezw · 发表于 2013-3-26 20:40:19

回复 21# cxj2010

对这个set_input_delay和set_output_delay还是不太明白，请问您一般是怎么设置的？
之前我看前端的人设set_input_delay为clock period的60%，但是这样我做后端的时候，setup就违规了。不知道这个值到底该怎么设置？
非常感谢！

无乐不作 · 发表于 2013-3-26 21:29:20

回复 12# keelinx

你好，想顺着你在12楼的回答再问一下，我有个输入端口和输出端口既是属于组合逻辑路径的，也是属于有时序器件路径的，请问这种情况下应该怎么设置我的input/output delay？我的input和output delay综合超过一个时钟周期的话，那么时序违规是必然的，怎么解决？干脆都设小一点吗？

cxj2010 · 发表于 2013-3-27 08:48:26

回复 25# Alicezw

slack负值大吗？如果小的话，可以在后端修复

shutongmeishu · 发表于 2013-3-27 21:44:16

恩恩学习了

Alicezw · 发表于 2013-3-28 08:54:19

回复 27# cxj2010

不是很大，-1的样子。我就是想问一下这个set_output_delay究竟是怎么设置的？可以更改吗？谢谢！

cxj2010 · 发表于 2013-3-28 09:24:04

回复 29# Alicezw

设置时钟周期的40%~60%之间

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