ICC做LVS之后报floating的错误，请问这个一般怎么解决

nkmichael_hu · 发表于 2020-7-9 16:43:29

LVS的本质，是一种spice vs. spice的比对，只不过前者是来源于layout的spice，后者是来源于schematic的spice。
因此，为了得到前者，需要进行extraction，即工具根据ruledeck的定义把layout抽取成为一个spice网表；
而为了得到后者，需要用v2lvs把verilog格式的netlist转换成spice格式；
需要注意的是，由于verilog处理的是gate level的电路，因此gate内部的结构相当于是用模型屏蔽掉了。但LVS是做transistor level的比对，这就要求除了gate level spice netlist之外，还要告诉工具每一个gate的transistor level netlist，所以需要include很多的spice文件。
PR工具里的LVS，只是检查gate level的connection，无法检查transistor level连接，因此并不能用来做sign off。只是初步的帮助工程师从gate level检查一下连接性。PR工具的LVS通过后，在calibre里检查出open/short都是可能的。
像DFF的QN/SO这种输出pin，如果电路设计上来说确实是不需要的（比如只用Q而不用QN，或者是不需要连接SI/SO），那在PR LVS里报的这种open可以忽略掉的。

LVS的第一步是根据ruledeck来做layout to spice，即extraction，第二步是把2个spice做比对，即SVS。