请教关于clock tree为啥不能插入delay cell

optihack · 发表于 2011-9-1 05:10:47

回复 5# ttder

精彩～

susu · 发表于 2011-9-5 15:53:53

hao,学习了

icfbicfb · 发表于 2011-9-6 11:32:20

delay 的variation 太大，不好控制

clock tree上一般是不能用delay， hvt等单元的，就是为了维持clocktree的稳定性，

bjutrg · 发表于 2011-11-20 17:37:10

5楼说的太好了，受教了

wangyl321 · 发表于 2011-11-20 19:08:32

五楼牛人：
顺便补充一下，delay cell 的OCV确实很大，在算TOP的时候deterate要单独设（>=10%）. TOP上面很难收敛

ln76wlguo · 发表于 2011-11-20 19:48:37

学习了，多谢

好多三毛 · 发表于 2013-10-29 17:26:46

和rising和falling的trans有关的！

williamliwei · 发表于 2013-10-29 20:20:06

setup margin 足够的情况下，data path 用DLY cell 毫无问题

Timme · 发表于 2013-10-29 21:29:50

可以这样搭配使用，不会有tran和duty问题：

-->clkinv-->dly-->clkinv-->dly-->clkbuf-->

当需要大的insertion delay时，能省不少面积

王克宇 · 发表于 2014-8-8 11:53:00

謝分享

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